Mentor, a Siemens business近期推出能夠支援大型、佈局後（post-layout）類比設計的奈米級驗證Analog FastSPICE eXTreme技術，可大幅提高模擬效能，並確保奈米級類比驗證所需的晶圓廠認證準確度。該革命性技術使其Analog FastSPICE平台再次取得重大進展。

對於寄生複雜度和接觸電阻高的類比設計來說，Analog FastSPICE eXTreme更具價值。隨著製程尺寸的持續微縮，上述兩種問題正日益嚴重，初期客戶的基準測試顯示，與Mentor上一代的Analog FastSPICE產品相比，該項新技術的模擬效能提高了10倍，而與在類似準確度設定下的其他商用解決方案相比，模擬效能提高了3倍。

Silicon Creations執行副總裁Randy Caplan表示：「作為鎖相迴路（PLL）這類高效能時脈以及SerDes這類低功率/高速數據介面的世界級矽智財供應商，我們的產品已被內建於最先進的晶片級系統之中，這要求我們能夠支援最新的3奈米FinFET製程技術。因此，當務之急是要快速、準確地模擬FinFET設計，以符合我們積極進取的開發時程。我們以多項大型的佈局後設計參與了Analog FastSPICE eXTreme技術的早期使用計劃，結果顯示，在保持SPICE級準確的同時，設計時程加快了10倍。我們期待利用Analog FastSPICE來驗證我們的完整萃取設計，在保證高效能和高良率目標的同時實現『首次即成功』的矽晶設計。」

Mentor的Analog FastSPICE平台可為奈米類比、射頻（RF）、混合訊號、記憶體和自訂數位電路提供快速的電路驗證，其已通過晶圓廠5奈米製程認證，同時也是全球許多最成功的類比晶片設計不可或缺的平台；與平行SPICE模擬器相比，能以快兩倍的速度提供奈米級SPICE準確度。

無須額外成本，新的Analog FastSPICE eXTreme技術便可供既有的Analog FastSPICE客戶使用，為大型、佈局後類比設計提供更多的效能優勢。Analog FastSPICE eXTreme具備創新的電阻電容（RC）電路縮減演算法，可為Analog FastSPICE核心SPICE矩陣解算器帶來顯著的效能提升，以及全頻譜的元件雜訊分析功能，可實現矽晶準確模擬。