AMD在今年的COMPUTX 2021上預告了改良版Zen 3架構的處理器將使用「3D V-Cache」技術，藉由直接在處理核心上放置一整片的大容量L3快取來讓處理器能夠在完全不改動其他設計的情況，獲得大幅度的效能提升，不過當時官方只有進行的簡單介紹，直到今日才進一步公開了有關3D晶片堆疊技術的詳細內容。(果然來自對手的架構日發布資訊比較有壓力XDD...)



AMD的3D V-Cache技術是與台積電聯手合力打造出來的結果，藉由將3D微凸點(3D Miro Bump)和TSV微型導線相互結合來實現此技術。由於TSV導管的密度決定了快取與晶片的傳輸頻寬，因此理論上密度自然是越大越好，為此AMD使用了一種名為「親水性介電質-介電質結合技術(hydrophilic Dielectric-Dielectric Bonding)」與銅管線直連(Direct CU-CU bonding )技術讓兩層晶片之間可以相互連接在一起。




這種技術的最大好處就是它能夠將導線間的距離縮窄到9u，比一般的3D微凸點的50u、Intel Forveros的10u還要精密，也讓晶片內部有著密度更高的傳輸導線，同時傳輸時的功耗還只需3D微凸點技術的1/3，大大降低3D晶片在發熱上的難題。




預計在明年2022年春季亮相的改良版Zen 3處理器將會率先使用AMD的3D封裝技術。


另外在主題的最後，AMD也公開了3D晶片堆疊的後續計畫，隨著TSV微型導線的技術近一步的純熟，未來不只L3快取，官方甚至期望把一整塊DRAM、乃至於處理器核心、計算單元等細部內容都彼此堆疊，讓處理器能夠像堆樂高積木一樣，可以隨意的模組化，實現更為廣泛和彈性的應用。




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